Über den Service
ÜbersetztIch bin ein Digitaldesign-Ingenieur, und meine Hauptsprache ist VHDL. Jeden Tag verwandle ich Spezifikationen in sauberes, synthesizable RTL: Zustandsmaschinen, Pipelines, Schlichter, Bus-Schnittstellen, Clock-Domain-Crossings und Registerdateien, die tatsächlich die Timing-Anforderungen erfüllen und zuverlässig in Silizium funktionieren. Ich achte auf Details, die darüber entscheiden, ob ein Block funktioniert oder ein teures Maskenset zerstört, daher schreibe ich Code, den der Synthesizer versteht, der leicht zu überprüfen ist und dem der Verifikationsingenieur vertraut. Im Gegensatz zu einem Generalisten, der sich eher zu Verilog und FPGA neigt, sind VHDL und ASIC-Methodik für mich keine Nebensache, sondern der Mittelpunkt meiner Arbeit.
Ich liefere jeden Block mit einem Verifikationsplan und selbstüberprüfenden Testbenches in VHDL, sodass die Korrektheit bewiesen und nicht angenommen wird. Ich erstelle Stimuli, Referenzmodelle, Assertions und Abdeckungsziele, um Randfälle zu erfassen, bevor sie zu Fehlern auf echter Hardware werden. Ich schreibe und passe Timing-Vorgaben an, lese Synthese- und statische Timing-Analyseberichte, schließe Setup und Hold, bestehe Lint-, CDC-Prüfungen und Äquivalenzverifikation. Ob es sich um einen FPGA-Prototyp oder einen vollständigen ASIC-Tape-Out handelt, ich halte RTL, Vorgaben und Testbench synchron, damit das Design ohne Überraschungen Platzierung und Routing erreicht.
Ich fühle mich ebenso wohl dabei, mit einer groben Spezifikation zu beginnen und bestehende Codebasen zu übernehmen, die gerettet werden müssen; alles, was ich liefere, dokumentiere ich, damit Ihr Team es nach mir warten kann. Geben Sie mir die Schnittstelle, Taktung und Vorgaben – ich werde lesbares, wiederverwendbares und routingbereites RTL zurückgeben.
— Synthesizable VHDL RTL: Zustandsmaschinen, Pipelines, Schlichter, FIFOs, Registerkarten
— Selbstüberprüfende Testbenches, Referenzmodelle, Assertions und Abdeckung
— Timing-Vorgaben, Synthese und statische Timing-Abschluss
— Clock-Domain-Crossings, Reset-Strategie, Lint und CDC
— ASIC- und FPGA-Routing von der Simulation bis zur Platzierung und zum Routing
Ich liefere jeden Block mit einem Verifikationsplan und selbstüberprüfenden Testbenches in VHDL, sodass die Korrektheit bewiesen und nicht angenommen wird. Ich erstelle Stimuli, Referenzmodelle, Assertions und Abdeckungsziele, um Randfälle zu erfassen, bevor sie zu Fehlern auf echter Hardware werden. Ich schreibe und passe Timing-Vorgaben an, lese Synthese- und statische Timing-Analyseberichte, schließe Setup und Hold, bestehe Lint-, CDC-Prüfungen und Äquivalenzverifikation. Ob es sich um einen FPGA-Prototyp oder einen vollständigen ASIC-Tape-Out handelt, ich halte RTL, Vorgaben und Testbench synchron, damit das Design ohne Überraschungen Platzierung und Routing erreicht.
Ich fühle mich ebenso wohl dabei, mit einer groben Spezifikation zu beginnen und bestehende Codebasen zu übernehmen, die gerettet werden müssen; alles, was ich liefere, dokumentiere ich, damit Ihr Team es nach mir warten kann. Geben Sie mir die Schnittstelle, Taktung und Vorgaben – ich werde lesbares, wiederverwendbares und routingbereites RTL zurückgeben.
— Synthesizable VHDL RTL: Zustandsmaschinen, Pipelines, Schlichter, FIFOs, Registerkarten
— Selbstüberprüfende Testbenches, Referenzmodelle, Assertions und Abdeckung
— Timing-Vorgaben, Synthese und statische Timing-Abschluss
— Clock-Domain-Crossings, Reset-Strategie, Lint und CDC
— ASIC- und FPGA-Routing von der Simulation bis zur Platzierung und zum Routing
