Sobre o serviço
TraduzidoEu sou um engenheiro de design digital, e minha linguagem principal é VHDL. Todos os dias eu transformo especificações em RTL sintetizável limpo: máquinas de estado, pipelines, árbitros, interfaces de barramento, cruzamentos de domínio de clock e arquivos de registro que realmente atendem aos requisitos de tempo e funcionam de forma confiável em silício. Eu presto atenção aos detalhes que determinam se um bloco funcionará ou destruirá um conjunto de máscara caro, então eu escrevo código que o sintetizador entende, que é fácil de revisar e que o engenheiro de verificação confia. Ao contrário de um generalista inclinado ao Verilog e FPGA, VHDL e metodologia ASIC não são uma habilidade secundária para mim, mas o centro do meu trabalho.
Eu entrego cada bloco com um plano de verificação e testbenches auto-verificáveis em VHDL, então a correção é provada, não assumida. Eu construo estímulos, modelos de referência, afirmações e metas de cobertura, capturando casos extremos antes que se tornem erros em hardware real. Eu escrevo e ajusto restrições de tempo, leio relatórios de síntese e análise de tempo estático, fecho setup e hold, passo lint, verificações CDC e verificação de equivalência. Seja um protótipo FPGA ou uma tape-out completa de ASIC, eu mantenho RTL, restrições e testbench em sincronia para que o design alcance colocação e roteamento sem surpresas.
Eu me sinto igualmente confortável começando com uma especificação bruta e puxando bases de código existentes que precisam de resgate; tudo que eu entrego eu documento para que sua equipe possa manter depois de mim. Dê-me a interface, clocking e restrições — eu retornarei RTL legível, reutilizável e pronto para roteamento.
— RTL VHDL sintetizável: máquinas de estado, pipelines, árbitros, FIFOs, mapas de registro
— Testbenches auto-verificáveis, modelos de referência, afirmações e cobertura
— Restrições de tempo, síntese e fechamento de tempo estático
— Cruzamentos de domínio de clock, estratégia de reset, lint e CDC
— Roteamento ASIC e FPGA da simulação à colocação e roteamento
Eu entrego cada bloco com um plano de verificação e testbenches auto-verificáveis em VHDL, então a correção é provada, não assumida. Eu construo estímulos, modelos de referência, afirmações e metas de cobertura, capturando casos extremos antes que se tornem erros em hardware real. Eu escrevo e ajusto restrições de tempo, leio relatórios de síntese e análise de tempo estático, fecho setup e hold, passo lint, verificações CDC e verificação de equivalência. Seja um protótipo FPGA ou uma tape-out completa de ASIC, eu mantenho RTL, restrições e testbench em sincronia para que o design alcance colocação e roteamento sem surpresas.
Eu me sinto igualmente confortável começando com uma especificação bruta e puxando bases de código existentes que precisam de resgate; tudo que eu entrego eu documento para que sua equipe possa manter depois de mim. Dê-me a interface, clocking e restrições — eu retornarei RTL legível, reutilizável e pronto para roteamento.
— RTL VHDL sintetizável: máquinas de estado, pipelines, árbitros, FIFOs, mapas de registro
— Testbenches auto-verificáveis, modelos de referência, afirmações e cobertura
— Restrições de tempo, síntese e fechamento de tempo estático
— Cruzamentos de domínio de clock, estratégia de reset, lint e CDC
— Roteamento ASIC e FPGA da simulação à colocação e roteamento
