Инженер VHDL: RTL и проектирование ASIC

Я инженер цифрового проектирования, и мой основной язык — VHDL. Каждый день я превращаю спецификацию в чистый синтезируемый RTL: конечные автоматы, конвейеры, арбитры, шинные интерфейсы, переходы между тактовыми доменами и регистровые файлы, которые действительно укладываются во временные требования и стабильно работают в кремнии. Я внимателен к деталям, от которых зависит, заработает блок или испортит дорогой комплект масок, поэтому пишу код, понятный синтезатору, удобный для ревью и такой, которому доверяет верификатор. В отличие от универсала с уклоном в Verilog и FPGA, VHDL и методология ASIC для меня не побочный навык, а центр работы.

Каждый блок я сдаю с планом верификации и самопроверяющимися тестбенчами на VHDL, поэтому корректность доказана, а не предполагается. Я строю стимулы, эталонные модели, ассерты и цели покрытия, ловлю граничные случаи до того, как они станут ошибками на реальном железе. Пишу и настраиваю временные ограничения, читаю отчёты синтеза и статического временного анализа, закрываю setup и hold, прохожу lint, проверки CDC и эквивалентности. Будь то FPGA-прототип или полноценный ASIC на тейп-аут, я держу RTL, ограничения и тестбенч согласованными, чтобы дизайн без сюрпризов доходил от симуляции до размещения и трассировки.

Мне одинаково удобно стартовать с черновой спецификации и вытягивать существующую кодовую базу, которую нужно спасать; всё, что передаю, я документирую, чтобы ваша команда могла сопровождать это после меня. Дайте интерфейс, тактирование и ограничения — верну читаемый, переиспользуемый и готовый к маршруту RTL.

— Синтезируемый VHDL RTL: автоматы, конвейеры, арбитры, FIFO, карты регистров
— Самопроверяющиеся тестбенчи, эталонные модели, ассерты и покрытие
— Временные ограничения, синтез и закрытие статического тайминга
— Переходы между тактовыми доменами, стратегия сброса, lint и CDC
— Маршруты ASIC и FPGA от симуляции до размещения и трассировки