VHDL इंजीनियर: RTL और ASIC डिज़ाइन

मैं एक डिजिटल डिज़ाइन इंजीनियर हूँ, और मेरी प्राथमिक भाषा VHDL है। हर दिन मैं विशिष्टताओं को साफ-सुथरे सिंथेसाइज़ेबल RTL में बदलता हूँ: स्थिति मशीनें, पाइपलाइन्स, आर्बिटर्स, बस इंटरफेस, घड़ी डोमेन क्रॉसिंग, और रजिस्टर फ़ाइलें जो वास्तव में समय सीमा आवश्यकताओं को पूरा करती हैं और सिलिकॉन में विश्वसनीयता से काम करती हैं। मैं उन विवरणों पर ध्यान देता हूँ जो यह निर्धारित करते हैं कि एक ब्लॉक काम करेगा या महंगे मास्क सेट को नष्ट करेगा, इसलिए मैं ऐसा कोड लिखता हूँ जिसे सिंथेसाइज़र समझता है, जो समीक्षा करने में आसान है, और जिसे सत्यापन इंजीनियर भरोसा करता है। सामान्यत: वेरिलॉग और FPGA की ओर झुकाव रखने वाले एक सामान्य विशेषज्ञ के विपरीत, VHDL और ASIC पद्धति मेरे लिए एक साइड स्किल नहीं है बल्कि मेरे काम का केंद्र है।

मैं हर ब्लॉक को VHDL में एक सत्यापन योजना और स्व-चेकिंग टेस्टबेंच के साथ प्रदान करता हूँ, इसलिए सहीता साबित होती है, न कि अनुमानित। मैं उत्तेजनाएँ, संदर्भ मॉडल, आश्वासन, और कवरेज लक्ष्य बनाता हूँ, वास्तविक हार्डवेयर पर त्रुटियों में बदलने से पहले किनारे के मामलों को पकड़ता हूँ। मैं समय सीमा लिखता और ट्यून करता हूँ, संश्लेषण और स्थैतिक समय विश्लेषण रिपोर्ट पढ़ता हूँ, सेटअप और होल्ड बंद करता हूँ, लिंट, CDC चेक पास करता हूँ, और समकक्षता सत्यापन करता हूँ। चाहे यह एक FPGA प्रोटोटाइप हो या एक पूर्ण ASIC टेप-आउट, मैं RTL, समय सीमा, और टेस्टबेंच को समन्वय में रखता हूँ ताकि डिज़ाइन बिना आश्चर्य के प्लेसमेंट और रूटिंग तक पहुँच सके।

मैं एक मोटे विशिष्टता से शुरू करने और मौजूदा कोडबेस को खींचने में समान रूप से सहज हूँ जिन्हें बचाने की आवश्यकता है; मैं जो कुछ भी प्रदान करता हूँ उसे मैं दस्तावेज़ करता हूँ ताकि आपकी टीम मेरे बाद इसे बनाए रख सके। मुझे इंटरफेस, घड़ी, और समय सीमा दें - मैं पढ़ने योग्य, पुन: उपयोग योग्य, और रूटिंग-तैयार RTL लौटाऊँगा।

— सिंथेसाइज़ेबल VHDL RTL: स्थिति मशीनें, पाइपलाइन्स, आर्बिटर्स, FIFOs, रजिस्टर मानचित्र
— स्व-चेकिंग टेस्टबेंच, संदर्भ मॉडल, आश्वासन, और कवरेज
— समय सीमा, संश्लेषण, और स्थैतिक समय बंद करना
— घड़ी डोमेन क्रॉसिंग, रीसेट रणनीति, लिंट, और CDC
— ASIC और FPGA रूटिंग सिमुलेशन से प्लेसमेंट और रूटिंग तक