O usłudze
PrzetłumaczoneJestem inżynierem projektowania cyfrowego, a moim głównym językiem jest VHDL. Każdego dnia przekształcam specyfikacje w czysty syntetyzowalny RTL: maszyny stanowe, potoki, arbitra, interfejsy magistrali, przejścia między domenami zegarowymi i pliki rejestrów, które rzeczywiście spełniają wymagania czasowe i działają niezawodnie w krzemie. Zwracam uwagę na szczegóły, które decydują o tym, czy blok będzie działał, czy zniszczy drogi zestaw masek, więc piszę kod, który rozumie syntezator, który jest łatwy do przeglądania i któremu inżynier weryfikacji ufa. W przeciwieństwie do ogólnika skłaniającego się ku Verilogowi i FPGA, metodologia VHDL i ASIC nie jest dla mnie umiejętnością poboczną, ale centrum mojej pracy.
Dostarczam każdy blok z planem weryfikacji i testbenchem samosprawdzającym w VHDL, więc poprawność jest udowodniona, a nie zakładana. Tworzę bodźce, modele referencyjne, asercje i cele pokrycia, wychwytując przypadki brzegowe, zanim staną się błędami na rzeczywistym sprzęcie. Piszę i dostosowuję ograniczenia czasowe, czytam raporty z syntezy i analizy statycznej czasów, zamykam ustawienia i utrzymanie, przechodzę lint, kontrole CDC i weryfikację równoważności. Niezależnie od tego, czy to prototyp FPGA, czy pełne tape-out ASIC, utrzymuję RTL, ograniczenia i testbench w synchronizacji, aby projekt dotarł do umiejscowienia i routingu bez niespodzianek.
Czuję się równie komfortowo, zaczynając od szorstkiej specyfikacji i korzystając z istniejących baz kodu, które potrzebują ratunku; wszystko, co dostarczam, dokumentuję, aby Twój zespół mógł to utrzymać po mnie. Daj mi interfejs, zegar i ograniczenia — zwrócę czytelny, wielokrotnego użytku i gotowy do routingu RTL.
— Syntetyzowalny VHDL RTL: maszyny stanowe, potoki, arbitra, FIFOs, mapy rejestrów
— Testbenche samosprawdzające, modele referencyjne, asercje i pokrycie
— Ograniczenia czasowe, synteza i zamknięcie statyczne czasów
— Przejścia między domenami zegarowymi, strategia resetowania, lint i CDC
— Routowanie ASIC i FPGA od symulacji do umiejscowienia i routingu
Dostarczam każdy blok z planem weryfikacji i testbenchem samosprawdzającym w VHDL, więc poprawność jest udowodniona, a nie zakładana. Tworzę bodźce, modele referencyjne, asercje i cele pokrycia, wychwytując przypadki brzegowe, zanim staną się błędami na rzeczywistym sprzęcie. Piszę i dostosowuję ograniczenia czasowe, czytam raporty z syntezy i analizy statycznej czasów, zamykam ustawienia i utrzymanie, przechodzę lint, kontrole CDC i weryfikację równoważności. Niezależnie od tego, czy to prototyp FPGA, czy pełne tape-out ASIC, utrzymuję RTL, ograniczenia i testbench w synchronizacji, aby projekt dotarł do umiejscowienia i routingu bez niespodzianek.
Czuję się równie komfortowo, zaczynając od szorstkiej specyfikacji i korzystając z istniejących baz kodu, które potrzebują ratunku; wszystko, co dostarczam, dokumentuję, aby Twój zespół mógł to utrzymać po mnie. Daj mi interfejs, zegar i ograniczenia — zwrócę czytelny, wielokrotnego użytku i gotowy do routingu RTL.
— Syntetyzowalny VHDL RTL: maszyny stanowe, potoki, arbitra, FIFOs, mapy rejestrów
— Testbenche samosprawdzające, modele referencyjne, asercje i pokrycie
— Ograniczenia czasowe, synteza i zamknięcie statyczne czasów
— Przejścia między domenami zegarowymi, strategia resetowania, lint i CDC
— Routowanie ASIC i FPGA od symulacji do umiejscowienia i routingu
