À propos du service
TraduitJe suis ingénieur en conception numérique, et ma langue principale est le VHDL. Chaque jour, je transforme des spécifications en RTL synthétisable propre : machines d'état, pipelines, arbitres, interfaces de bus, traversées de domaines d'horloge, et fichiers de registre qui respectent réellement les exigences de timing et fonctionnent de manière fiable en silicium. Je fais attention aux détails qui déterminent si un bloc fonctionnera ou détruira un ensemble de masques coûteux, donc j'écris du code que le synthétiseur comprend, qui est facile à réviser, et en lequel l'ingénieur de vérification a confiance. Contrairement à un généraliste penché vers Verilog et FPGA, la méthodologie VHDL et ASIC n'est pas une compétence secondaire pour moi mais le centre de mon travail.
Je livre chaque bloc avec un plan de vérification et des bancs d'essai auto-vérifiants en VHDL, donc la correction est prouvée, pas supposée. Je construis des stimuli, des modèles de référence, des assertions et des objectifs de couverture, attrapant les cas limites avant qu'ils ne deviennent des erreurs sur du matériel réel. J'écris et ajuste des contraintes de timing, lis des rapports de synthèse et d'analyse de timing statique, ferme les configurations et les maintiens, passe le lint, les vérifications CDC, et la vérification d'équivalence. Que ce soit un prototype FPGA ou un tape-out ASIC complet, je garde le RTL, les contraintes et le banc d'essai synchronisés afin que la conception atteigne le placement et le routage sans surprises.
Je suis également à l'aise pour commencer avec une spécification brute et tirer des bases de code existantes qui ont besoin d'être sauvées ; tout ce que je livre, je le documente afin que votre équipe puisse le maintenir après moi. Donnez-moi l'interface, l'horloge et les contraintes — je retournerai un RTL lisible, réutilisable et prêt pour le routage.
— VHDL RTL synthétisable : machines d'état, pipelines, arbitres, FIFOs, cartes de registre
— Bancs d'essai auto-vérifiants, modèles de référence, assertions et couverture
— Contraintes de timing, synthèse et fermeture de timing statique
— Traversées de domaines d'horloge, stratégie de réinitialisation, lint et CDC
— Routage ASIC et FPGA de la simulation au placement et au routage
Je livre chaque bloc avec un plan de vérification et des bancs d'essai auto-vérifiants en VHDL, donc la correction est prouvée, pas supposée. Je construis des stimuli, des modèles de référence, des assertions et des objectifs de couverture, attrapant les cas limites avant qu'ils ne deviennent des erreurs sur du matériel réel. J'écris et ajuste des contraintes de timing, lis des rapports de synthèse et d'analyse de timing statique, ferme les configurations et les maintiens, passe le lint, les vérifications CDC, et la vérification d'équivalence. Que ce soit un prototype FPGA ou un tape-out ASIC complet, je garde le RTL, les contraintes et le banc d'essai synchronisés afin que la conception atteigne le placement et le routage sans surprises.
Je suis également à l'aise pour commencer avec une spécification brute et tirer des bases de code existantes qui ont besoin d'être sauvées ; tout ce que je livre, je le documente afin que votre équipe puisse le maintenir après moi. Donnez-moi l'interface, l'horloge et les contraintes — je retournerai un RTL lisible, réutilisable et prêt pour le routage.
— VHDL RTL synthétisable : machines d'état, pipelines, arbitres, FIFOs, cartes de registre
— Bancs d'essai auto-vérifiants, modèles de référence, assertions et couverture
— Contraintes de timing, synthèse et fermeture de timing statique
— Traversées de domaines d'horloge, stratégie de réinitialisation, lint et CDC
— Routage ASIC et FPGA de la simulation au placement et au routage
