Informazioni sul servizio
TradottoSono un ingegnere di design digitale e il mio linguaggio principale è VHDL. Ogni giorno trasformo specifiche in RTL sintetizzabile pulito: macchine a stati, pipeline, arbitri, interfacce di bus, attraversamenti di domini di clock e file di registri che soddisfano effettivamente i requisiti temporali e funzionano in modo affidabile in silicio. Faccio attenzione ai dettagli che determinano se un blocco funzionerà o distruggerà un costoso set di maschere, quindi scrivo codice che il sintetizzatore comprende, che è facile da rivedere e di cui l'ingegnere di verifica si fida. A differenza di un generalista orientato verso Verilog e FPGA, VHDL e metodologia ASIC non sono una competenza secondaria per me, ma il centro del mio lavoro.
Consegno ogni blocco con un piano di verifica e testbench auto-verificanti in VHDL, quindi la correttezza è dimostrata, non presunta. Costruisco stimoli, modelli di riferimento, asserzioni e obiettivi di copertura, catturando casi limite prima che diventino errori su hardware reale. Scrivo e regolo vincoli temporali, leggo rapporti di sintesi e analisi temporale statica, chiudo setup e hold, supero lint, controlli CDC e verifica di equivalenza. Che si tratti di un prototipo FPGA o di un tape-out ASIC completo, tengo RTL, vincoli e testbench sincronizzati affinché il design raggiunga il posizionamento e il routing senza sorprese.
Sono altrettanto a mio agio nell'iniziare con una specifica grezza e nel recuperare codebase esistenti che necessitano di salvataggio; tutto ciò che consegno lo documento affinché il tuo team possa mantenerlo dopo di me. Dammi l'interfaccia, il clocking e i vincoli — restituirò RTL leggibile, riutilizzabile e pronto per il routing.
— RTL VHDL sintetizzabile: macchine a stati, pipeline, arbitri, FIFO, mappe di registri
— Testbench auto-verificanti, modelli di riferimento, asserzioni e copertura
— Vincoli temporali, sintesi e chiusura temporale statica
— Attraversamenti di domini di clock, strategia di reset, lint e CDC
— Routing ASIC e FPGA dalla simulazione al posizionamento e routing
Consegno ogni blocco con un piano di verifica e testbench auto-verificanti in VHDL, quindi la correttezza è dimostrata, non presunta. Costruisco stimoli, modelli di riferimento, asserzioni e obiettivi di copertura, catturando casi limite prima che diventino errori su hardware reale. Scrivo e regolo vincoli temporali, leggo rapporti di sintesi e analisi temporale statica, chiudo setup e hold, supero lint, controlli CDC e verifica di equivalenza. Che si tratti di un prototipo FPGA o di un tape-out ASIC completo, tengo RTL, vincoli e testbench sincronizzati affinché il design raggiunga il posizionamento e il routing senza sorprese.
Sono altrettanto a mio agio nell'iniziare con una specifica grezza e nel recuperare codebase esistenti che necessitano di salvataggio; tutto ciò che consegno lo documento affinché il tuo team possa mantenerlo dopo di me. Dammi l'interfaccia, il clocking e i vincoli — restituirò RTL leggibile, riutilizzabile e pronto per il routing.
— RTL VHDL sintetizzabile: macchine a stati, pipeline, arbitri, FIFO, mappe di registri
— Testbench auto-verificanti, modelli di riferimento, asserzioni e copertura
— Vincoli temporali, sintesi e chiusura temporale statica
— Attraversamenti di domini di clock, strategia di reset, lint e CDC
— Routing ASIC e FPGA dalla simulazione al posizionamento e routing
