Acerca del servicio
TraducidoSoy ingeniero de diseño digital, y mi lenguaje principal es VHDL. Cada día convierto especificaciones en RTL sintetizable limpio: máquinas de estado, tuberías, árbitros, interfaces de bus, cruces de dominios de reloj y archivos de registro que realmente cumplen con los requisitos de tiempo y funcionan de manera confiable en silicio. Presto atención a los detalles que determinan si un bloque funcionará o destruirá un costoso conjunto de máscaras, por lo que escribo código que el sintetizador entiende, que es fácil de revisar y en el que el ingeniero de verificación confía. A diferencia de un generalista inclinado hacia Verilog y FPGA, la metodología VHDL y ASIC no es una habilidad secundaria para mí, sino el centro de mi trabajo.
Entrego cada bloque con un plan de verificación y bancos de pruebas autocomprobables en VHDL, por lo que la corrección se prueba, no se asume. Construyo estímulos, modelos de referencia, afirmaciones y objetivos de cobertura, capturando casos extremos antes de que se conviertan en errores en hardware real. Escribo y ajusto restricciones de tiempo, leo informes de síntesis y análisis de tiempo estático, cierro configuración y retención, paso lint, verificaciones CDC y verificación de equivalencia. Ya sea un prototipo FPGA o un tape-out completo de ASIC, mantengo RTL, restricciones y bancos de pruebas en sincronía para que el diseño alcance la colocación y el enrutamiento sin sorpresas.
Me siento igualmente cómodo comenzando con una especificación aproximada y extrayendo bases de código existentes que necesitan ser rescatadas; todo lo que entrego lo documento para que su equipo pueda mantenerlo después de mí. Dame la interfaz, el reloj y las restricciones: devolveré RTL legible, reutilizable y listo para enrutamiento.
— RTL VHDL sintetizable: máquinas de estado, tuberías, árbitros, FIFOs, mapas de registro
— Bancos de pruebas autocomprobables, modelos de referencia, afirmaciones y cobertura
— Restricciones de tiempo, síntesis y cierre de tiempo estático
— Cruces de dominios de reloj, estrategia de reinicio, lint y CDC
— Enrutamiento ASIC y FPGA desde simulación hasta colocación y enrutamiento
Entrego cada bloque con un plan de verificación y bancos de pruebas autocomprobables en VHDL, por lo que la corrección se prueba, no se asume. Construyo estímulos, modelos de referencia, afirmaciones y objetivos de cobertura, capturando casos extremos antes de que se conviertan en errores en hardware real. Escribo y ajusto restricciones de tiempo, leo informes de síntesis y análisis de tiempo estático, cierro configuración y retención, paso lint, verificaciones CDC y verificación de equivalencia. Ya sea un prototipo FPGA o un tape-out completo de ASIC, mantengo RTL, restricciones y bancos de pruebas en sincronía para que el diseño alcance la colocación y el enrutamiento sin sorpresas.
Me siento igualmente cómodo comenzando con una especificación aproximada y extrayendo bases de código existentes que necesitan ser rescatadas; todo lo que entrego lo documento para que su equipo pueda mantenerlo después de mí. Dame la interfaz, el reloj y las restricciones: devolveré RTL legible, reutilizable y listo para enrutamiento.
— RTL VHDL sintetizable: máquinas de estado, tuberías, árbitros, FIFOs, mapas de registro
— Bancos de pruebas autocomprobables, modelos de referencia, afirmaciones y cobertura
— Restricciones de tiempo, síntesis y cierre de tiempo estático
— Cruces de dominios de reloj, estrategia de reinicio, lint y CDC
— Enrutamiento ASIC y FPGA desde simulación hasta colocación y enrutamiento
