Інженер VHDL: RTL і проектування ASIC

Я інженер цифрового проектування, і моя основна мова — VHDL. Кожен день я перетворюю специфікацію в чистий синтезований RTL: кінцеві автомати, конвеєри, арбітри, шинні інтерфейси, переходи між тактовими доменами та файли регістрів, які дійсно укладаються у часові вимоги і стійко працюють у кремнії. Я уважний до деталей, від яких залежить, заработає блок чи испортить дорогий комплект масок, тому пишу код, зрозумілий синтезатору, зручний для ревью і такий, якому довіряє верифікатор. На відміну від універсала з нахилом у Verilog і FPGA, VHDL і методологія ASIC для мене не побічна навичка, а центр роботи.

Кожен блок я здаю з планом верифікації та самоперевірними тестбенчами на VHDL, тому коректність доведена, а не припускається. Я будую стимули, еталонні моделі, асерти та цілі покриття, ловлю граничні випадки до того, як вони стануть помилками на реальному залізі. Пишу і налаштовую часові обмеження, читаю звіти синтезу та статичного тимінгового аналізу, закриваю setup і hold, проходжу lint, перевірки CDC і еквівалентності. Будь то FPGA-прототип чи повноцінний ASIC на тейп-аут, я тримаю RTL, обмеження та тестбенч узгодженими, щоб дизайн без сюрпризів доходив від симуляції до розміщення і трасування.

Мені однаково зручно стартувати з чорнової специфікації і витягувати існуючу кодову базу, яку потрібно рятувати; все, що передаю, я документую, щоб ваша команда могла супровождати це після мене. Дайте інтерфейс, тактування і обмеження — верну читаний, переиспользуемий і готовий до маршруту RTL.

— Синтезований VHDL RTL: автомати, конвеєри, арбітри, FIFO, карти регістрів
— Самоперевірні тестбенчи, еталонні моделі, асерти та покриття
— Часові обмеження, синтез і закриття статичного тимінгу
— Переходи між тактовими доменами, стратегія скидання, lint і CDC
— Маршрути ASIC і FPGA від симуляції до розміщення і трасування