关于服务
翻译我是一名数字设计工程师，我的主要语言是 VHDL。每天我将规格转化为干净的可综合 RTL：状态机、管道、仲裁器、总线接口、时钟域交叉和实际满足时序要求并在硅中可靠工作的寄存器文件。我关注决定模块是否能正常工作或毁坏昂贵掩模集的细节，因此我编写合成器能够理解的代码，易于审查，并且验证工程师信任。与倾向于 Verilog 和 FPGA 的通才不同，VHDL 和 ASIC 方法论对我来说不是副技能，而是我工作的核心。
我交付的每个模块都有验证计划和自检测试平台，确保正确性是经过证明的，而不是假设的。我构建刺激、参考模型、断言和覆盖目标，在它们成为真实硬件上的错误之前捕捉边缘情况。我编写和调整时序约束，阅读综合和静态时序分析报告，关闭设置和保持，通过 lint、CDC 检查和等效验证。无论是 FPGA 原型还是完整的 ASIC 流片，我都保持 RTL、约束和测试平台同步，以便设计在没有意外的情况下达到放置和路由。
我同样能够从粗略的规格开始，并提取需要拯救的现有代码库；我交付的每一项都进行文档记录，以便您的团队在我之后能够维护它。给我接口、时钟和约束——我将返回可读、可重用且准备好路由的 RTL。
— 可综合的 VHDL RTL：状态机、管道、仲裁器、FIFO、寄存器映射
— 自检测试平台、参考模型、断言和覆盖
— 时序约束、综合和静态时序收敛
— 时钟域交叉、复位策略、lint 和 CDC
— 从仿真到放置和路由的 ASIC 和 FPGA 路由
我交付的每个模块都有验证计划和自检测试平台，确保正确性是经过证明的，而不是假设的。我构建刺激、参考模型、断言和覆盖目标，在它们成为真实硬件上的错误之前捕捉边缘情况。我编写和调整时序约束，阅读综合和静态时序分析报告，关闭设置和保持，通过 lint、CDC 检查和等效验证。无论是 FPGA 原型还是完整的 ASIC 流片，我都保持 RTL、约束和测试平台同步，以便设计在没有意外的情况下达到放置和路由。
我同样能够从粗略的规格开始，并提取需要拯救的现有代码库；我交付的每一项都进行文档记录，以便您的团队在我之后能够维护它。给我接口、时钟和约束——我将返回可读、可重用且准备好路由的 RTL。
— 可综合的 VHDL RTL：状态机、管道、仲裁器、FIFO、寄存器映射
— 自检测试平台、参考模型、断言和覆盖
— 时序约束、综合和静态时序收敛
— 时钟域交叉、复位策略、lint 和 CDC
— 从仿真到放置和路由的 ASIC 和 FPGA 路由
