À propos du service
TraduitJe suis un ingénieur en matériel numérique, pas un programmeur qui écrit du firmware à côté. Mon travail se déroule à l'intérieur des FPGAs : j'écris du RTL synthétisable en Verilog et VHDL, construis des machines à états finis, des pipelines et des chemins de données synchronisés à des centaines de mégahertz, et je suis chaque registre, chaque front d'horloge et chaque nanoseconde de marge de timing. Au fil des ans, j'ai livré des contrôleurs, des interfaces à haute vitesse, des chaînes DSP et des accélérateurs personnalisés pour les silicons Xilinx et Intel, et je sais bien : un projet n'est pas prêt quand il simule simplement — il est prêt quand la fermeture de timing est effectuée et qu'il se comporte sur du matériel réel exactement comme sur l'écran.
En général, le travail commence avec votre spécification technique, un schéma de bloc approximatif, ou simplement une tâche qui doit être déchargée d'un processeur chargé et déplacée dans une logique dédiée. Je transforme cela en une architecture propre, le décompose en modules synchronisés, et soutiens chacun d'eux avec des bancs d'essai auto-vérifiants afin que les erreurs apparaissent en simulation, pas sur le banc. Je prends la fermeture de timing au sérieux : les contraintes, les traversées de domaines d'horloge, les chemins faux et multi-cycles sont gérés délibérément, et non laissés aux outils pour deviner. Lorsque le débit est important — je parallélise et pipeline le chemin ; lorsque la surface ou la puissance sont importantes — je change l'architecture et vous dis honnêtement ce que ce compromis apporte. J'explique en termes clairs ce qui est réalisable dans votre budget de silicium, votre marge de fréquence et vos ressources, et je livre un code source lisible et commenté sous contrôle de version avec des formes d'onde et un bref rapport, pas un bitstream énigmatique. Que vous ayez besoin d'un module révisé, d'un ancien projet remis à jour, ou d'un bloc d'accélération complet de l'idée à la carte fonctionnelle — je dirige le RTL du début à la fin.
— Conception RTL en Verilog, SystemVerilog et VHDL
— Mise en œuvre dans les FPGAs Xilinx (Vivado) et Intel (Quartus)
— Bancs d'essai auto-vérifiants, simulation et vérification fonctionnelle
— Fermeture de timing, contraintes et traversées de domaines d'horloge
— Interfaces à haute vitesse, pipelines DSP et accélérateurs personnalisés
— Révision de code, débogage et revitalisation de HDL hérité
En général, le travail commence avec votre spécification technique, un schéma de bloc approximatif, ou simplement une tâche qui doit être déchargée d'un processeur chargé et déplacée dans une logique dédiée. Je transforme cela en une architecture propre, le décompose en modules synchronisés, et soutiens chacun d'eux avec des bancs d'essai auto-vérifiants afin que les erreurs apparaissent en simulation, pas sur le banc. Je prends la fermeture de timing au sérieux : les contraintes, les traversées de domaines d'horloge, les chemins faux et multi-cycles sont gérés délibérément, et non laissés aux outils pour deviner. Lorsque le débit est important — je parallélise et pipeline le chemin ; lorsque la surface ou la puissance sont importantes — je change l'architecture et vous dis honnêtement ce que ce compromis apporte. J'explique en termes clairs ce qui est réalisable dans votre budget de silicium, votre marge de fréquence et vos ressources, et je livre un code source lisible et commenté sous contrôle de version avec des formes d'onde et un bref rapport, pas un bitstream énigmatique. Que vous ayez besoin d'un module révisé, d'un ancien projet remis à jour, ou d'un bloc d'accélération complet de l'idée à la carte fonctionnelle — je dirige le RTL du début à la fin.
— Conception RTL en Verilog, SystemVerilog et VHDL
— Mise en œuvre dans les FPGAs Xilinx (Vivado) et Intel (Quartus)
— Bancs d'essai auto-vérifiants, simulation et vérification fonctionnelle
— Fermeture de timing, contraintes et traversées de domaines d'horloge
— Interfaces à haute vitesse, pipelines DSP et accélérateurs personnalisés
— Révision de code, débogage et revitalisation de HDL hérité
