Опис послуги
ПерекладЯ інженер цифрової апаратури, а не програміст, який час від часу пише прошивки. Моя робота живе усередині FPGA: я пишу синтезований RTL на Verilog і VHDL, будую скінченні автомати, конвеєри й тракти даних, які тактуються на сотнях мегагерц, і слідкую за кожним регістром, кожним фронтом такту й кожною наносекундою запасу за часом. За роки я здав контролери, швидкісні інтерфейси, ланцюги ЦОС та кастомні прискорювачі для кристалів Xilinx та Intel і добре знаю: проект не готовий, коли він просто моделюється, — він готовий, коли сходяться тайміші й на реальному залізі він поводиться так само, як на екрані.
Зазвичай робота починається з вашого технічного завдання, чорнового блок-схеми чи навіть просто задачі, яку потрібно зняти з навантаженого процесора й перенести у виділену логіку. Я перетворюю це на чисту архітектуру, розбиваю на тактовані модулі й підкріплюю кожен самоперевіряючимся тестбенчем, щоб помилки спливали в симуляції, а не на стенді. До замикання таймінгів я ставлюсь серйозно: обмеження, переходи між тактовими доменами, хибні й багатотактові шляхи опрацьовую свідомо, а не залишаю на здогад інструментам. Коли важлива пропускна спроможність — розпаралелюю й конвеєризую тракт; коли важливі площа чи споживання — міняю архітектуру й чесно кажу, що дає цей розмін.
Я зрозумілою мовою пояснюю, що реально досяжно в межах вашого кристала, бюджету частоти та ресурсів, і передаю читабельні, прокоментовані вихідники під контролем версій разом із осцилограмами й коротким звітом, а не загадковий бітстрім. Потрібне чи ревю одного модуля, оживлення старого проекту чи повний блок прискорення від ідеї до робочої плати — я веду RTL від початку до кінця.
— Проектування RTL на Verilog, SystemVerilog та VHDL
— Реалізація у FPGA Xilinx (Vivado) та Intel (Quartus)
— Самоперевіряючі тестбенчи, симуляція й функціональна верифікація
— Замикання таймінгів, обмеження й переходи між тактовими доменами
— Швидкісні інтерфейси, конвеєри ЦОС та кастомні прискорювачі
— Ревю коду, відладка й оживлення застарілого HDL
Зазвичай робота починається з вашого технічного завдання, чорнового блок-схеми чи навіть просто задачі, яку потрібно зняти з навантаженого процесора й перенести у виділену логіку. Я перетворюю це на чисту архітектуру, розбиваю на тактовані модулі й підкріплюю кожен самоперевіряючимся тестбенчем, щоб помилки спливали в симуляції, а не на стенді. До замикання таймінгів я ставлюсь серйозно: обмеження, переходи між тактовими доменами, хибні й багатотактові шляхи опрацьовую свідомо, а не залишаю на здогад інструментам. Коли важлива пропускна спроможність — розпаралелюю й конвеєризую тракт; коли важливі площа чи споживання — міняю архітектуру й чесно кажу, що дає цей розмін.
Я зрозумілою мовою пояснюю, що реально досяжно в межах вашого кристала, бюджету частоти та ресурсів, і передаю читабельні, прокоментовані вихідники під контролем версій разом із осцилограмами й коротким звітом, а не загадковий бітстрім. Потрібне чи ревю одного модуля, оживлення старого проекту чи повний блок прискорення від ідеї до робочої плати — я веду RTL від початку до кінця.
— Проектування RTL на Verilog, SystemVerilog та VHDL
— Реалізація у FPGA Xilinx (Vivado) та Intel (Quartus)
— Самоперевіряючі тестбенчи, симуляція й функціональна верифікація
— Замикання таймінгів, обмеження й переходи між тактовими доменами
— Швидкісні інтерфейси, конвеєри ЦОС та кастомні прискорювачі
— Ревю коду, відладка й оживлення застарілого HDL
