Описание услуги
Я инженер по цифровой аппаратуре, а не программист, который время от времени пишет прошивки. Моя работа живёт внутри ПЛИС: я пишу синтезируемый RTL на Verilog и VHDL, строю конечные автоматы, конвейеры и тракты данных, которые тактируются на сотнях мегагерц, и слежу за каждым регистром, каждым фронтом такта и каждой наносекундой запаса по времени. За годы я сдал контроллеры, скоростные интерфейсы, цепочки ЦОС и заказные ускорители для кристаллов Xilinx и Intel и хорошо знаю: проект не готов, когда он просто моделируется, — он готов, когда сходятся тайминги и на реальном железе он ведёт себя так же, как на экране.
Обычно работа начинается с вашего технического задания, черновой блок-схемы или даже просто задачи, которую нужно снять с загруженного процессора и перенести в выделенную логику. Я превращаю это в чистую архитектуру, разбиваю на тактируемые модули и подкрепляю каждый самопроверяющимся тестбенчем, чтобы ошибки всплывали в симуляции, а не на стенде. К замыканию таймингов я отношусь всерьёз: ограничения, переходы между тактовыми доменами, ложные и многотактовые пути обрабатываю осознанно, а не оставляю на догадки инструментов. Когда важна пропускная способность — распараллеливаю и конвейеризирую тракт; когда важны площадь или потребление — меняю архитектуру и честно говорю, что даёт этот размен.
Я понятным языком объясняю, что реально достижимо в рамках вашего кристалла, бюджета частоты и ресурсов, и передаю читаемые, прокомментированные исходники под контролем версий вместе с осциллограммами и коротким отчётом, а не загадочный битстрим. Нужно ли ревью одного модуля, оживление старого проекта или полный блок ускорения от идеи до работающей платы — я веду RTL от начала до конца.
— Проектирование RTL на Verilog, SystemVerilog и VHDL
— Реализация в ПЛИС Xilinx (Vivado) и Intel (Quartus)
— Самопроверяющиеся тестбенчи, симуляция и функциональная верификация
— Замыкание таймингов, ограничения и переходы между тактовыми доменами
— Скоростные интерфейсы, конвейеры ЦОС и заказные ускорители
— Ревью кода, отладка и оживление устаревшего HDL
Обычно работа начинается с вашего технического задания, черновой блок-схемы или даже просто задачи, которую нужно снять с загруженного процессора и перенести в выделенную логику. Я превращаю это в чистую архитектуру, разбиваю на тактируемые модули и подкрепляю каждый самопроверяющимся тестбенчем, чтобы ошибки всплывали в симуляции, а не на стенде. К замыканию таймингов я отношусь всерьёз: ограничения, переходы между тактовыми доменами, ложные и многотактовые пути обрабатываю осознанно, а не оставляю на догадки инструментов. Когда важна пропускная способность — распараллеливаю и конвейеризирую тракт; когда важны площадь или потребление — меняю архитектуру и честно говорю, что даёт этот размен.
Я понятным языком объясняю, что реально достижимо в рамках вашего кристалла, бюджета частоты и ресурсов, и передаю читаемые, прокомментированные исходники под контролем версий вместе с осциллограммами и коротким отчётом, а не загадочный битстрим. Нужно ли ревью одного модуля, оживление старого проекта или полный блок ускорения от идеи до работающей платы — я веду RTL от начала до конца.
— Проектирование RTL на Verilog, SystemVerilog и VHDL
— Реализация в ПЛИС Xilinx (Vivado) и Intel (Quartus)
— Самопроверяющиеся тестбенчи, симуляция и функциональная верификация
— Замыкание таймингов, ограничения и переходы между тактовыми доменами
— Скоростные интерфейсы, конвейеры ЦОС и заказные ускорители
— Ревью кода, отладка и оживление устаревшего HDL
