关于服务
翻译我是一名数字硬件工程师，而不是一名在旁边编写固件的程序员。我的工作存在于 FPGA 中：我在 Verilog 和 VHDL 中编写可综合的 RTL，构建有限状态机、流水线和以数百兆赫为时钟的数据信道，并跟踪每个寄存器、每个时钟边缘和每个纳秒的时序裕度。多年来，我交付了控制器、高速接口、DSP 链和为 Xilinx 和 Intel 硅片定制的加速器，我深知：一个项目在简单模拟时并不意味着准备就绪——它在时序收敛并且在真实硬件上表现与屏幕上完全一致时才算准备就绪。
通常工作始于您的技术规格、粗略的框图，或仅仅是需要从繁忙处理器中卸载并转移到专用逻辑的任务。我将其转化为清晰的架构，将其分解为时钟模块，并为每个模块配备自检测试平台，以便错误在仿真中显现，而不是在测试台上。我认真对待时序收敛：约束、时钟域交叉、虚假和多周期路径都经过深思熟虑的处理，而不是留给工具去猜测。当吞吐量重要时——我并行化和流水线处理路径；当面积或功耗重要时——我改变架构，并诚实地告诉您这种权衡带来的结果。我用清晰的语言解释在您的硅片预算、频率裕度和资源范围内实际可实现的目标，并在版本控制下交付可读的、带注释的源代码，以及波形和简要报告，而不是神秘的比特流。无论您需要审查一个模块、将一个旧项目复活，还是从想法到工作板的完整加速块——我从头到尾领导 RTL 设计。
— Verilog、SystemVerilog 和 VHDL 中的 RTL 设计
— 在 Xilinx FPGA (Vivado) 和 Intel (Quartus) 中的实现
— 自检测试平台、仿真和功能验证
— 时序收敛、约束和时钟域交叉
— 高速接口、DSP 流水线和自定义加速器
— 代码审查、调试和复兴遗留 HDL
通常工作始于您的技术规格、粗略的框图，或仅仅是需要从繁忙处理器中卸载并转移到专用逻辑的任务。我将其转化为清晰的架构，将其分解为时钟模块，并为每个模块配备自检测试平台，以便错误在仿真中显现，而不是在测试台上。我认真对待时序收敛：约束、时钟域交叉、虚假和多周期路径都经过深思熟虑的处理，而不是留给工具去猜测。当吞吐量重要时——我并行化和流水线处理路径；当面积或功耗重要时——我改变架构，并诚实地告诉您这种权衡带来的结果。我用清晰的语言解释在您的硅片预算、频率裕度和资源范围内实际可实现的目标，并在版本控制下交付可读的、带注释的源代码，以及波形和简要报告，而不是神秘的比特流。无论您需要审查一个模块、将一个旧项目复活，还是从想法到工作板的完整加速块——我从头到尾领导 RTL 设计。
— Verilog、SystemVerilog 和 VHDL 中的 RTL 设计
— 在 Xilinx FPGA (Vivado) 和 Intel (Quartus) 中的实现
— 自检测试平台、仿真和功能验证
— 时序收敛、约束和时钟域交叉
— 高速接口、DSP 流水线和自定义加速器
— 代码审查、调试和复兴遗留 HDL
