सेवा के बारे में
अनुवादितमैं एक डिजिटल हार्डवेयर इंजीनियर हूँ, न कि एक प्रोग्रामर जो साइड में फर्मवेयर लिखता है। मेरा काम FPGAs के अंदर होता है: मैं वेरिलॉग और VHDL में सिंथेसाइज़ेबल RTL लिखता हूँ, सीमित राज्य मशीनें, पाइपलाइन्स, और डेटा पथ बनाता हूँ जो सैकड़ों मेगाहर्ट्ज पर घड़ी के साथ चलते हैं, और हर रजिस्टर, हर घड़ी के किनारे, और हर नैनोसेकंड के टाइमिंग मार्जिन को ट्रैक करता हूँ। वर्षों में मैंने Xilinx और Intel सिलिकॉन के लिए कंट्रोलर्स, उच्च गति इंटरफेस, DSP चेन, और कस्टम एक्सेलेरेटर प्रदान किए हैं, और मैं अच्छी तरह जानता हूँ: एक प्रोजेक्ट तब तक तैयार नहीं होता जब तक कि यह केवल सिमुलेट नहीं होता—यह तब तैयार होता है जब टाइमिंग क्लोज होती है और यह असली हार्डवेयर पर ठीक उसी तरह व्यवहार करता है जैसे यह स्क्रीन पर करता है।
आमतौर पर काम आपकी तकनीकी विशिष्टता, एक मोटा ब्लॉक आरेख, या बस एक कार्य के साथ शुरू होता है जिसे एक लोडेड प्रोसेसर से ऑफलोड करने और समर्पित लॉजिक में स्थानांतरित करने की आवश्यकता होती है। मैं इसे साफ आर्किटेक्चर में बदलता हूँ, इसे घड़ी वाले मॉड्यूल में तोड़ता हूँ, और प्रत्येक को आत्म-चेकिंग टेस्टबेंच के साथ समर्थन करता हूँ ताकि त्रुटियाँ सिमुलेशन में सामने आएं, बेंच पर नहीं। मैं टाइमिंग क्लोजर को गंभीरता से लेता हूँ: प्रतिबंध, घड़ी डोमेन क्रॉसिंग, गलत और मल्टी-साइकिल पथ जानबूझकर संभाले जाते हैं, उपकरणों को अनुमान लगाने के लिए नहीं छोड़ा जाता। जब थ्रूपुट महत्वपूर्ण होता है—मैं पथ को समानांतर और पाइपलाइन करता हूँ; जब क्षेत्र या शक्ति महत्वपूर्ण होती है—मैं आर्किटेक्चर को बदलता हूँ और ईमानदारी से बताता हूँ कि वह व्यापार-ऑफ क्या देता है। मैं स्पष्ट भाषा में समझाता हूँ कि आपके सिलिकॉन बजट, आवृत्ति हेडरूम, और संसाधनों के भीतर वास्तव में क्या संभव है, और मैं संस्करण नियंत्रण के तहत पठनीय, टिप्पणी की गई स्रोत कोड, तरंगफॉर्म और एक संक्षिप्त रिपोर्ट प्रदान करता हूँ, न कि एक रहस्यमय बिटस्ट्रीम। चाहे आपको एक मॉड्यूल की समीक्षा करने की आवश्यकता हो, एक पुराने प्रोजेक्ट को फिर से जीवित करने की आवश्यकता हो, या विचार से काम करने वाले बोर्ड तक एक पूर्ण त्वरन ब्लॉक की आवश्यकता हो—मैं RTL को शुरू से अंत तक नेतृत्व करता हूँ।
— वेरिलॉग, सिस्टमवेरिलॉग, और VHDL में RTL डिज़ाइन
— Xilinx FPGAs (Vivado) और Intel (Quartus) में कार्यान्वयन
— आत्म-चेकिंग टेस्टबेंच, सिमुलेशन, और कार्यात्मक सत्यापन
— टाइमिंग क्लोजर, प्रतिबंध, और घड़ी डोमेन क्रॉसिंग
— उच्च गति इंटरफेस, DSP पाइपलाइन्स, और कस्टम एक्सेलेरेटर
— कोड समीक्षा, डिबगिंग, और विरासत HDL को पुनर्जीवित करना
आमतौर पर काम आपकी तकनीकी विशिष्टता, एक मोटा ब्लॉक आरेख, या बस एक कार्य के साथ शुरू होता है जिसे एक लोडेड प्रोसेसर से ऑफलोड करने और समर्पित लॉजिक में स्थानांतरित करने की आवश्यकता होती है। मैं इसे साफ आर्किटेक्चर में बदलता हूँ, इसे घड़ी वाले मॉड्यूल में तोड़ता हूँ, और प्रत्येक को आत्म-चेकिंग टेस्टबेंच के साथ समर्थन करता हूँ ताकि त्रुटियाँ सिमुलेशन में सामने आएं, बेंच पर नहीं। मैं टाइमिंग क्लोजर को गंभीरता से लेता हूँ: प्रतिबंध, घड़ी डोमेन क्रॉसिंग, गलत और मल्टी-साइकिल पथ जानबूझकर संभाले जाते हैं, उपकरणों को अनुमान लगाने के लिए नहीं छोड़ा जाता। जब थ्रूपुट महत्वपूर्ण होता है—मैं पथ को समानांतर और पाइपलाइन करता हूँ; जब क्षेत्र या शक्ति महत्वपूर्ण होती है—मैं आर्किटेक्चर को बदलता हूँ और ईमानदारी से बताता हूँ कि वह व्यापार-ऑफ क्या देता है। मैं स्पष्ट भाषा में समझाता हूँ कि आपके सिलिकॉन बजट, आवृत्ति हेडरूम, और संसाधनों के भीतर वास्तव में क्या संभव है, और मैं संस्करण नियंत्रण के तहत पठनीय, टिप्पणी की गई स्रोत कोड, तरंगफॉर्म और एक संक्षिप्त रिपोर्ट प्रदान करता हूँ, न कि एक रहस्यमय बिटस्ट्रीम। चाहे आपको एक मॉड्यूल की समीक्षा करने की आवश्यकता हो, एक पुराने प्रोजेक्ट को फिर से जीवित करने की आवश्यकता हो, या विचार से काम करने वाले बोर्ड तक एक पूर्ण त्वरन ब्लॉक की आवश्यकता हो—मैं RTL को शुरू से अंत तक नेतृत्व करता हूँ।
— वेरिलॉग, सिस्टमवेरिलॉग, और VHDL में RTL डिज़ाइन
— Xilinx FPGAs (Vivado) और Intel (Quartus) में कार्यान्वयन
— आत्म-चेकिंग टेस्टबेंच, सिमुलेशन, और कार्यात्मक सत्यापन
— टाइमिंग क्लोजर, प्रतिबंध, और घड़ी डोमेन क्रॉसिंग
— उच्च गति इंटरफेस, DSP पाइपलाइन्स, और कस्टम एक्सेलेरेटर
— कोड समीक्षा, डिबगिंग, और विरासत HDL को पुनर्जीवित करना
