Acerca del servicio
TraducidoSoy un ingeniero de hardware digital, no un programador que escribe firmware como actividad secundaria. Mi trabajo vive dentro de las FPGAs: escribo RTL sintetizable en Verilog y VHDL, construyo máquinas de estados finitos, tuberías y caminos de datos sincronizados a cientos de megahercios, y rastreo cada registro, cada flanco de reloj y cada nanosegundo de margen de temporización. A lo largo de los años he entregado controladores, interfaces de alta velocidad, cadenas DSP y aceleradores personalizados para silicio de Xilinx e Intel, y sé bien: un proyecto no está listo cuando simplemente simula; está listo cuando se cierra la temporización y se comporta en hardware real exactamente como lo hace en pantalla.
Normalmente, el trabajo comienza con su especificación técnica, un diagrama de bloques aproximado, o simplemente una tarea que necesita ser descargada de un procesador sobrecargado y trasladada a lógica dedicada. Transformo eso en una arquitectura limpia, lo divido en módulos sincronizados y respaldo cada uno con bancos de pruebas autocomprobables para que los errores surjan en simulación, no en la mesa de trabajo. Tomo el cierre de temporización en serio: las restricciones, los cruces de dominios de reloj, los caminos falsos y de múltiples ciclos se manejan deliberadamente, no se dejan a las herramientas para que adivinen. Cuando el rendimiento es importante, paralelizo y pipelineo el camino; cuando el área o la potencia son importantes, cambio la arquitectura y te digo honestamente qué ofrece ese compromiso. Explico en un lenguaje claro lo que es realísticamente alcanzable dentro de su presupuesto de silicio, margen de frecuencia y recursos, y entrego código fuente legible y comentado bajo control de versiones junto con formas de onda y un breve informe, no un bitstream enigmático. Ya sea que necesite un módulo revisado, un proyecto antiguo revivido, o un bloque de aceleración completo desde la idea hasta la placa de trabajo, lidero RTL de principio a fin.
— Diseño RTL en Verilog, SystemVerilog y VHDL
— Implementación en FPGAs de Xilinx (Vivado) e Intel (Quartus)
— Bancos de pruebas autocomprobables, simulación y verificación funcional
— Cierre de temporización, restricciones y cruces de dominios de reloj
— Interfaces de alta velocidad, tuberías DSP y aceleradores personalizados
— Revisión de código, depuración y revivir HDL legado
Normalmente, el trabajo comienza con su especificación técnica, un diagrama de bloques aproximado, o simplemente una tarea que necesita ser descargada de un procesador sobrecargado y trasladada a lógica dedicada. Transformo eso en una arquitectura limpia, lo divido en módulos sincronizados y respaldo cada uno con bancos de pruebas autocomprobables para que los errores surjan en simulación, no en la mesa de trabajo. Tomo el cierre de temporización en serio: las restricciones, los cruces de dominios de reloj, los caminos falsos y de múltiples ciclos se manejan deliberadamente, no se dejan a las herramientas para que adivinen. Cuando el rendimiento es importante, paralelizo y pipelineo el camino; cuando el área o la potencia son importantes, cambio la arquitectura y te digo honestamente qué ofrece ese compromiso. Explico en un lenguaje claro lo que es realísticamente alcanzable dentro de su presupuesto de silicio, margen de frecuencia y recursos, y entrego código fuente legible y comentado bajo control de versiones junto con formas de onda y un breve informe, no un bitstream enigmático. Ya sea que necesite un módulo revisado, un proyecto antiguo revivido, o un bloque de aceleración completo desde la idea hasta la placa de trabajo, lidero RTL de principio a fin.
— Diseño RTL en Verilog, SystemVerilog y VHDL
— Implementación en FPGAs de Xilinx (Vivado) e Intel (Quartus)
— Bancos de pruebas autocomprobables, simulación y verificación funcional
— Cierre de temporización, restricciones y cruces de dominios de reloj
— Interfaces de alta velocidad, tuberías DSP y aceleradores personalizados
— Revisión de código, depuración y revivir HDL legado
