1
Дмитрий
нет рекомендаций
нет жалоб
Название проекта: Преобразование функции из MATHLAB в HDL Verilog
Вариант сотрудничества: Одноразовый проект
Раздел: Инжиниринг. Чертежи
Предоплата: без предоплат
Способы оплаты: Банковский перевод
Прием заявок: от 2024-02-12 до 2024-02-17
Вариант сотрудничества: Одноразовый проект
Раздел: Инжиниринг. Чертежи
Предоплата: без предоплат
Способы оплаты: Банковский перевод
Прием заявок: от 2024-02-12 до 2024-02-17
Описание проекта:
Предложение удаленного заработка. Требуется выбрать одну из нескольких функций, написанных на языке MATHLAB реализовать на языке описания verilog в САПР QUARTUS или MODELSIM.
Функции представлены в виде блоков, моделирующих передачу сигнала в канале связи (модулирование и демодулирование, QPSK модуляция и прочее).
СРОЧНО!
Предложение удаленного заработка. Требуется выбрать одну из нескольких функций, написанных на языке MATHLAB реализовать на языке описания verilog в САПР QUARTUS или MODELSIM.
Функции представлены в виде блоков, моделирующих передачу сигнала в канале связи (модулирование и демодулирование, QPSK модуляция и прочее).
СРОЧНО!
